NVIDIA ha addestrato il suo modello Large Language Model (LLM), soprannominato ChipNeMo, per migliorare la produttività nella progettazione dei chip.
NVIDIA ha presentato ChipNeMo, un modello linguistico specializzato che dispone di 43 miliardi di parametri il cui obiettivo principale è aumentare la produttività del suo settore di progettazione di chip, come ha dichiarato Bill Dally, capo scienziato dell’azienda, in un’intervista.
In generale, questo nuovo strumento promette di accelerare vari aspetti della progettazione dei chip. Ad esempio, è in grado di condensare le segnalazioni di bug, creare script per le funzionalità di automazione della progettazione elettronica e rispondere alle domande, anche domande generali sulla progettazione dei chip, utile soprattutto per i progettisti junior.
ChipNeMo è stato formato sulla base del database dell’azienda, che dispone di codici interni e archivi con informazioni sui documenti di progettazione e architettura. In questo modo, è in grado di rispondere a domande sui chip, di riassumere le relazioni in brevi paragrafi e altro ancora.
Un’altra applicazione interessante è quella di testare i benchmark ed eseguire simulazioni logiche all’inizio del processo di progettazione, per scoprire sia le prestazioni che la fattibilità della loro messa in pratica. Questo può essere utilizzato dai progettisti junior, fornendo loro informazioni in modo rapido e risparmiando tempo.
NVIDIA ha utilizzato una tecnica chiamata RAG, che fa riferimento a un database di documenti di origine per supportare i risultati del modello. In questo modo, l’intelligenza artificiale generativa ha meno probabilità di fornire risposte imprecise che potrebbero portare ad errori gravi e molto costosi.
ChipNeMo è stato specificamente sviluppato per essere integrato con i meccanismi interni dell’azienda e, pertanto, non è destinato ad una distribuzione commerciale estesa. Tuttavia, rappresenta un esempio significativo di come un Modello di Linguaggio a Grande Scala (LLM) possa essere applicato in maniera pionieristica per ottimizzare e velocizzare i processi e le tecniche ingegneristiche nella progettazione di chip.
